[반도체 기초] 반도체 소자 이슈 및 종류

 

반도체를 잘 모르시는 분들을 위해 작성된 글로, 다소 전공자 및 반도체 공부를 많이 하신 분들에게는 다소 쉬울 수 있습니다 :)

 

[MOSFET]

MOSFET은 4단자 Source, Gate, Drain, 기판의 접지로 구성 되어 있으며 금속-산화물-반도체로 구성되어 있다. MOS-FET

셀 전체 선택

Source	전자/정공의 흐름이 시작하는 곳
Gate	전자/정공의 흐름을 열고 닫는 문
Drain	전자/정공이 문을 지나 빠지는 곳
Gate-oxide	산화물로 반도체와 게이트 전극 사이에 위치하여 절연 시키는 곳
Channel	전자/정공이 모이는 곳, 전자/정공의 흐름이 지나가는 곳

 

n채널 MOSFET의 반도체 부분은 p형 기판과 게이트 산화물의 양 쪽의 n형 반도체로 구성되어 있고, p채널 MOSFET은 n형 기판과 양 쪽에 p형 반도체로 구성되어 있다.

*산화물 아래, Source와 Drain 단자 사이의 영역은 채널 영역으로 불린다. 이 채널 영역이 MOSFET의 핵심이다.

 

 

MOSFET의 동작원리

Gate에 (-)접압을 인가하면 산화물 근처로 정공이 쌓여 전자가 이동하지 못하는 상태가 된다. 이 상태를 Accumulation이라 한다. 반대로, Gate에 (+)전압을 인가하면 산화물 근처로 전자들이 쌓여 전자가 이동할 수 있는 Inversion상태가 된다(n채널). P채널은 그와 반대로(-)전압을 걸어 inversion상태가 되도록 한다.

VGS(게이트 전압)에 의해서 채널이 형성 되면, 전자들이 흐를 수 있도록 힘을 가해준다. 이를 VDS(소스 드레인 전압)이라 한다. 전류는 VDS에 (+)전압이 인가되면, 드레인에서 시작하여 소스 방향으로 흐르게 되며, 이를 ID(드레인 전류)라한다.

VGS와 VDS는 ID를 결정하는 변수이다. VT(문턱전압 : 어떤 장치 및 전자 부품이 동작을 시작하는 전압)와의 관계에 따라 전류가 흐른다.

 

 

*VGS > VT 일 때 전류가 흐르며, ID도 비례하여 증가한다.

*VGS < VT, ID=0

*더 큰 VGS가 인가되면 채널의 전자 밀도가 증가함에 따라 전도도가 증가하여 그래프의 기울기가 커진다.

*VDS>VGS-VT 일 때, ID 일정 한 값을 가지게 되며, 포화영역이라 한다.

 

CMOS inverter: CMOS(Complementary MOS)라 하며 NMOS와 PMOS로 이뤄진 간단한 논리 구조 이다. Load line을 MOSFET 스위치로 바꾼 것. NMOS스위치(inverter)의 Drain 저항을 PMOS로 대체 한 것으로, 낮은 저항성과 빠른 스위칭 동작이 가능하다.

 

[현대 MOSFET의 issue]

가장 중요한 것은 Short channel effect 이다. Channel 길이가 짧아지는 현상으로 부정적인 현상이 나타난다. 일반적으로 1um 보다 작을 때 발생 하게 되며 오래 전부터 지금까지 다루고 있는 문제이다. Channel 내 전자 이동 특성의 변화가 생겨 Drain 전류의 원하지 않는 감소 및 증가, Subthreshold전류가 증가 하게 된다.

*Subthreshold Leakage : Threshold Voltage보다 작아도 Drain 전류가 흐르는 것을 의미한다

Long Channel 에선 수직 방향 전계(E)가 우세 한대 반해, Short channel 에선 Source/drain과 평행한 방향의 전계를 무시 할 수 없게된다. 현대 MOSFET은 Channel 길이가 매우 짧아 수직 방향 전계 보다 수평 방향의 전계가 우세하다.

 

Surface scattering : MOSFET 소자의 채널 두께는 매우 얇다, 수직방향 전계의 크기가 일정 수준이상 증가하게 되면 캐리어가 좁은 채널 영역에서 부딪혀 가며 이동 하게 된다. 전계가 커질수록 이동도 u가 감소한다.[V = Ed, V는 일정 하지만 d가 감소하여 E(수평방향)가 증가]

 

Velocity saturation : 임계 전계값 이상의 전계 인가 시, 전자 이동도와 전계의 곱이 일정해지는 현상으로, Short channel 혹은 높은 VDS인가되어 강한 수평 방향 전계가 인가 된다. 그로 인해 캐리어 간의 충돌로 인한 전자 이동도의 감소가 나타난다[V = uE]. 전계가 커지게 되면 V가 Vsat 이 되고, 그렇게 되면 Drift를 얻을 수 있는 전류가 제한 된다. On 과 off 모두 증가하지만 off의 증가량이 더 크기 때문에 좋지 않다.

 

Punch through : n채널 MOSGET의 반도체 부분도 npn반도체 이기 때문에 p형과 n형사이에 공핍층이 형성된다. 이때 채널이 짧으면 VDS를 높일 때 공핍층끼리 맞닿게 된다. 이렇게 되면 전자가 Source에서 Draion으로 넘어가기 쉬워 MOSFET이 스위치 역할을 하지 못하게 된다.

 

DIBL : n채널 MOSFET의 소스드레인 VDS > 0 전압을 걸게 되면 드레인의 장벽이 낮아 지게 되고, punch through 현상이 일어나 게이트 전압에 관계없이 전자들이 장벽을 쉽게 넘어가게 된다. 즉, 스위치 역할을 하지 못하게 된다.

 

Hot carrier : n채널 MOSFET에서 소스드레인에 전압을 걸어 줄 때, 채널이 짧으면, 채널위의 전자에 전계가 크게 걸리게 된다. 즉, 전자가 더 강한 운동에너지를 갖게 된다. VGS > VT 인 전압을 걸어주면 채널을 지나던 전자가 위의 산화물 층에 박히거나 터널링 현상이 일어나게 된다. 산화물층에 전자가 박힐 경우 Vt가 높아지기 때문에 VGS에 더 높은 전압이 요구된다. 성능이 저하 되게 된다.

 

Impact ionization : Drain-Source간의 강한 수평 방향 전계로 전자의 이동속도, 운동 에너지가 상승하게 된다. 일부 전자가 원자에 충돌하여 electron-hole pair를 생성한다.

 

Parasitic Drain-Source resistance : MOSFET소자는 반도체, 도체 보다는 높은 저항을 띄는 영역이 존재하게 된다. 새로운 공정(Silicide 공정)으로 contact와 Source/Drain의 N+영역간의 저항은 해결할 수 있다. 하지만 Source/Drain의 N+영역고 channel 간의 저항은 Drain 도핑 농도 증가로 해결할 수 있으나 이는 소자 design과 연결되기 때문에 쉽게 해결 할 수는 없다.

 

Lightly doped doping (LDD) : channel 에 맞닿은 Source/Drain의 n+영역을 n-도핑해주는 기법으로 Electric field(전계)완화 하여 Hot carrier effect 감소한다. 또한 Process가 쉬운 장점을 가지고 있다. 하지만 Source/Drain간의 기생 저항 성분이 증가 하여 전류 특성이 감소하게 된다.

 

Halo doping : Drain/source와 Substrate간 접촉 영열을 p+doping하여 Substrate로 공핍 영역 확대 되는 것을 방지 하여 Punch-through 현상을 방지 한다. 높은 p+도핑으로 전위 장벽이 상승하고 channel의 두께 감소하기 때문에 전자가 channel에 잘 갇히게 된다.

 

Shallow source & drain doping : Drain/Source의 doping 두께를 얕게 하는 공법으로 Channel 측의 공핍 영역이 감소 하여 DIBL현상을 방지할 수 있다 또한 Channel 아래의 공핍 영역이 감소하여 Punch-through 현상을 방지 한다.

 

Silicon on insulator(SOI) MOSFET : Substrate 하단 일부를 SIO2로 채워 넣는 방법이다. 부도체이기 때문에 전류가 흐르지 않아 Floating Substrate역할을 한다. Impact ionization에 의해 생성된 전류가 Substrate로 향하지 못한다. Drain/Source와 Substrate간의 Capacitance가 없어 스위치 속도가 향상 된다. 하지만 Film을 어떻게 얇게 만들 것인가 하는 어려움이 있다.

 

Back-gate : SOI MOSFET 소자의 채널 하단부에 gate를 추가 한 것. 양 쪽의 gate로 channel 컨트롤이 가능 하여 on 전류가 증가한다. 전계가 양쪽으로 분산 되어 Short channel effect 가 완화된다. 하지만 Front gate와 Back gate 간의 정렬이 어려움이 있다.

 

Double gate FinFET : Body 양 옆을 Gate로 만들어서 감싸는 구조 이다. Scalability 좋고, Subthreshold 전류 및 Subthreshold swing 감소 한다. On전류가 증가하고 Vt 불안정성 해결이 되나, Fin이 매우 얇아야 하기 대문에 Lithography 공정이 매우 중요하다.

 

Tri-gate FinFET : double gate FinFET 구조 + Top side 의 Gate. Double gate FinFET 소자의 모든 장점이 강화 되었고, Fin이 얇을 필요가 없다. 하지만 Top gate와 side gate의 동기화 어려움이 있고, Channel의 가장자리로 전계가 집중(conrner effect)되어 Tapered FinFET 등의 구조가 대두 된다.

 

 

 

 

[DRAM]

데이터를 저장하는 Memory cell array 와 I/O 등의 컨트롤러로 구성 되어 있다. 그러나 일정한 전하를 유지하기 위해 Refresh가 필요하며 capacitor에서 leak 현상이 생긴다. 저렴한 가격으로 제조가 가능 하고 메모리가 행렬 번호를 가지고 있어 컨트롤이 쉽다.

 

DRAM의 data를 저장하는 Cell, 1Tr(transistor), 1C(capacitor)로 구성 되어있다. Tr은 Word line에서 신호를 읽어 스위치 역할을 하며, C는 스위치가 켜지면 전하를 저장하거나 읽고, 스위치가 닫히면 그 값을 그대로 유지 한다. Capacitor가 단락(Open)이 아니므로 전하가 저장된 경우 축전된 전하가 조금씩 새어나간다(leak).

 

*Refresh : 주기적(64ms)으로 값을 읽어 다시 원래 값을 써주는 프로세스

삼성이 half pitch 18nm급 DRAM 소자를 개발 하였다. 앞으로의 미세 공정은 Scaling factor는 Capacitor가 될 것이다. 하지만 C의 사이즈를 작게 만드는 것이 쉽지 않다[, ]

*1/2 Pitch (Half Pitch, 하프피치) : 단위 소자의 크기를 나타내는 지표, Pitch : Gate to gate, Word line to word line.

 

[Flash memory]

MOSFET의 Gate와 Channel 상에 Tunneling oxide와 Floating gate를 형성한다. Floating gate는 전하를 저장 하거나 빼는 역할 즉, 저장소 이다. Program 동작 원리에는 Write 와 Erase가 있다. Write : gate에 고전압을 인가하여 channel의 전하가 tunneling으로 Floating gate로 이동, 축전 된다. Erase : Body에 고전압 인가되어 축전된 전하가 Channel로 이동하여 방전된다. 보통12~24V를 걸어 방전시킨다.

[ (+)전하를 걸어 (-)전하를 잡아 당김]

NAND or NOR FLASH : 연결 방식에 따라 분류 되는 것으로 직렬이면 NAND 병렬이면 NOR이라 한다. NOR의 장점은 병렬로 연결되어 데이터를 쉽게 읽을 수 있다는 장점이 있다. 그에 반면 NAND는 직렬이지만 용량이 크고 가격이 저렴하기 때문에 주로 쓰인다(약 1/5가격).

셀 전체 선택

Page	String	Block
Write 최소 단위	Read 최소 단위	Erase 최소 단위
16/32 cell의 gate가 한 word line 에 병렬	32/64 cell이 직렬 연결	64/128 page가 한 Block

 

NAND FLASH 용량: SLC(single)->MLC(multi)->TLC(triple)로 해결해 왔다. 3D NAND FLASH로 발전해 왔기 때문에 용량이 증가 해왔고 계속 증가할 것이다.

*Wear leveling : 한 셀만 사용하지 않게 하여 셀을 보호하는 역할(Flash 전체 영역을 골고루 사용 하게 하는 기술)

 

[반도체 응용 소자]

Solar cell : 빛을 받으면 전류를 생성하는 소자 이며 PN Junction 만으로도 간단한 소자 제작이 가능하다. 빛 -> 공핍층에서의 전자-hole 생성 되어 전류가 흐른다. 전압 인가가 없는 상태에서는 전류는 PN Junction의 역방향으로 흐른다.

 

Solar cell 소자의 종류

Si계에는 결정질 Si와 비정질 Si박막이 있다. 결정질 Si에는 기판형, 박막형이 있으며 기판형에는 단결정(single Crystalline si)와 다결정 (Poly-Crystalline Si) 가 있다.

화합물 반도체에는 II-VI(CdTe, CIS), III-V족(GaAS, InP, InGaAs), 기타(Quantum Dot cell, Dye, Cell, 유기 화합물 태양 전지, 페로브스카이트)가 있다. 이중에서도 페로브스카이트 는 Flexible solar cell에 사용된다(ABX3의 구조를 가진다).

 

Light emitting diode(LED): 전류를 흘려주면 발광하는 소자, 기본적으로 PN Junction을 이용한다. 물질이 가지는 고유의 bandgap에 따라 빛의 파장 발광대역이 다르게 된다. 보통 GaN계와 GaAs계가 주를 이룬다. 이 두 계는 무기 물질로 이루어 져 있어 rigid

 

OLED(Organic LED): 무기 물질이 아닌 유기 물질로 사용 하는 LED 이다. 증착 공정을 통해 쉽게 자유자재로 얇은 막 도포 가능 하며 현재 출시된 대부분의 Flexible LED 이다.

이 이외에도 파워반도체(KTX, PC, 전기자동차, 송전탑 가전제품 등에 사용), 실리콘 반도체, 화합물 반도체(기술수준이 일정 수준에 도달하였으나 생산 단가 문제 해결이 필요)가 있다.