[반도체 공부] 후공정(test & package)

 

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[반도체 후공정]

Packaging(Assembly), Test 공정을 후 공정이라 한다. 반도체 칩, 즉 집적회로(IC)를 기판이나 전자기기의 구성품으로 필요한 위치에 장착하기 위해 그에 맞는 포장을 하는 것, 반도체 칩과 수동소자(저항, 콘덴서 등)로 이루어진 전자 하드웨어 시스템에 관련된 기술을 통칭

기기에서의 신호가 잘 통하도록 하는 신호연결, 전력이 일정하게 유지되도록 하는 전력 공급, 열 관리, 외부의 충격으로부터 보호하는 칩 내부 보호가 Key Factor이다.

 

 

후공정이 중요해지는 이유: 무어의 법칙이 깨졌고, 반도체 전공정 직접도의 개선한계가 나타나고 있다. 또한 28nm 이하 반도체 전공정 투자 비용이 증가 하고 있다. 후공정의 기술발달이 생산업체 간의 경쟁력 차이를 발생시킬 것이다.

 

미세공정의 제한: 10nm대에서부터 immersion ArF(불화아르곤)를 사용하는 기존의 노광 공정 기술+더블 패터닝 조합의 한계가 나타남에 따라 쿼드러플 패터닝이 필요하다. EUV장비의 경우 효율대비 비용 측면의 문제가 있고, 미세화가 진행됨에 따라 이웃한 셀과의 간격이 좁아지면 서 상호 셀간의 전자가 누설되는 간섭현상 심화.

 

Turn Key Solution : Package와 Test를 한번에 하여 Chip을 받아 한 회사 안에서 모든 공정을 처리. TSV(Through silicon via), InFO등과 같은 후공정 기술들을 통해 높은 가치를 제공.

*TSV : 칩을 적층할 때 빛을 발하는 방법으로 칩들을 관통시킨 후 전도성 물질로 채워 칩간의 전기적 신호를 전달하는 방식. 빠른속도, 높은 밀도, 얇고 작은 크기를 가지고 있지만 안정적인 수율의 이슈가 있다.

 

 

Wafet test

EDS(electrical Die Sorting) : 반도체 패키지 공정의 첫 번째 공정으로, Wafer에 대한 검사와 평가를 하여 다음 과정으로 진행 여부를 결정하는 test 공정. Probe card 를 이용하여 Wafer die에 전도성 Tip을 접촉시켜 전기적 신호를 연결하여 DC test 진행.

 

Lamination

Lamination Tape: 크랙, warpage현상으로부터 보호, 이물질 막기, 물 침투 보호 및 평탄하게 하는 역할.

 

 

Grinding

Back Grinding: Wafer 뒷면의 두께를 목표 두께로 연막 하는 과정으로 Lamination Tape를 부착 후 공정을 진행하여야 한다.

Stand alone type: 공정마다 따로 진행하여야 하기 때문에 장비의 이동이 필요하며, 200um 를 초과하는 경우 이 공정을 진행한다.

In line type: Remove, 웨이퍼 마운드, Back grinding을 한 장비 안에서 모두 진행 한다.

 

공정변수

1) Rought grinding: Wheel speed, Chuck(웨이퍼 를 올리는 판) speed, Thickness position

2) Fine grinding: Wheel speed, Chuck speed, Thickness position

3) Polishing: Chuck speed가 중요하며, Head speed, air pressure, slurry flow rate.

 

 

Wafer dicing

 

Wafer를 하나의 Chip단위로 분리하는 공정이다. Wafer feeding speed(웨이퍼 절삭속도, 생산량과 연관), 칼날의 높이(웨이퍼 자르는 깊이), 블레이드 회전수(생산성), 3가지 요소가 공정 변수로 작용한다.

Attach dicing tape -> Wafer dicing -> UV irradiation -> Pick up the die

*UV 과정을 통해 Tape의 접착력을 낮춘다.

 

Blade dicing 방법

 

Dicing 문제

1) Chipping(가장자리 께짐)

2) Crack

3) Debris(잔해)

4) Kerf loss(절단 손실)

5) Structural damage

6) Debris adhesion

Blade의 문제를 보완하기 위해 laser dicing방법이 있다. 약 10 배의 dicing 속도와, 물을 사용하지 않는 Dry 공정 그리고 잔해와 크랙이 생기지 않는다.

 

Die Attach

Chip을 Epoxy(전도성, 비전도성 물질로 접착), LOC tape, WBL tape를 이용하여 Substrate

(Lead Frame, PCB, ceramic)에 물리적으로 붙이는 과정이다. 이 공정으로 인해 Crack, Scratch, Die lifting 이슈가 생길 수 있다.

Wire bonding

Die attach 공정 이후 반도체 Chip의 전극 과 substrate의 전극을 wire로 연결해주는 공정. Heat, Pressure, Ultrasonic(초음파)가 접합에 영향을 준다.

 

 

Bump

Wire bonding의 대체하는 기술인 Flip Chip을 하기 전 공정으로 접합할 수 있도록 접합체를 만들어주는 과정이라 할 수 있다. 전극의 높이를 높이고, 외부 전극과 접속이 용이한 재료로 교체하는 역할을 한다.

 

UBM(Under Bump metallurgy)

범프를 형성하기 전에 본드 패드 위에 금속 층을 얇게 형성 하는 것으로, Bump 밑의 금속 층이라 하여 Under 라 한다. 잘 붙을 수 있게 해주며, 확산을 막고 충격으로부터 보호하는 역할을 한다.

 

 

Solder ball bump process

Die -> Sputter UBM -> Coat photo resist -> Expose and Develop -> Etch UBM -> Resist strip -> Add solder ball and reflow

*Resist stripping : 에칭 등의 처리가 끝난 후 코팅물 제거 공정

 

Plated solder bump process

Die -> Sputter UBM -> Coat photo resist -> Expose and Develop -> Plating-> Resist strip -> Etch and reflow

*애칭공정의 순서와 PR의 방식에 따라 차이가 있다.

 

Solder bump defect

1) Non wet open : 잘 붙지 않는 경우

2) Head in pillow : 솔더가 잘 녹지 않아 베개와 비슷한 모양을 만드는 이슈

3) Bridged joint :눌려서 다리 모양처럼 된 이슈

4) Stretched joint : 솔더 범프간에 늘어난 이슈

5) Head in pillow open : 솔더량이 부족하거나 열이 부족하여 잘 녹지 않았을 때 생기는 이슈

 

Underfil

밑을 매운다는 뜻의 공정으로 물리적, 화학적 충격의 내성을 확보하여 신뢰성을 향상 시킨다.

직선, ㄷ자, L, L and dot 모양 방법으로 Dispenser를 이용하여 매운다.

 

Molding

고온 상태의 금형에 열 경화성 수지 EMC(Epoxy Molding Compound)로 밀봉 하는 공정으로 외부 충격으로부터 와이어 본딩 된 칩을 보호하고 열의 발산 및 수분의 침투로 인한 부식을 방지한다. 즉, 외부환경의 영향과 전기적 기계적인 요소로부터 보호

*warpage : 온도 차이나 이중 물질 간의 열팽창 계수의 차이로 인하여 제품이 휘는 현상

*Smiling-Concave : 온도가 높아질 때 휘는 현상

*Crying-Convex : 온도가 급격히 낮아질 때 나타나는 현상

 

 

Solder ball attach

BGA 등의 Package 형태에서 반도체 칩과 인쇄회로기판의 패드사이에 만들어진 solder ball을 접합하여 전기적 신호가 전달이 가능하도록 하는 공정. Substrate에 잘 붙기 위해서 반드시 Flux를 바른 후 공정을 진행하여야 한다.

 

 

Solder ball Defect

1) Ball discolor : 볼의 변색(산화-전기신호가 불안정)

2) Missing ball : 볼이 제대로 붙지 않는 이슈

3) Abnormal pitch : 볼의 모양이 둥근 모양이 아닌 다른 모양을 가지는 이슈

4) Damaged ball : 볼이 손상

 

[MARK]

반도체 칩 표면에 해당 반도체의 명칭, 제조일, 제품의 특성, 일련번호, 랏트넘버 등을 표시하여 이슈 발생시 해당 반도체를 찾아 확인하는 작업을 하기도 한다. Ink와 Laser 방식이 있다.

 

Singulation(Trim)

Cutting punch를 이용하여 연결부인 Dambar를 잘라 단일 Package로 분리하는 공정이다.

 

Singulation 공정 조건

1) Blade Exposure: 패키지 두께를 고려하여 노출 범위를 정한다. (Blade : 두께=10 : 1)

2) Dressing: Blade 표면을 매끈하게 해주는 작업

3) Kerf width: 블레이드의 크기 조절

4) Feed rate: π x Blade 지름 x RPM으로 구한다.

 

TEST

E/L(electrical) test: 반도체 칩에 전기적 신호를 주어 전기적 성질을 확인 즉, 반도체 내부의 스펙을 확인한다. 고온과 저온에서 테스트하여 극한 상황에서도 작동이 잘 이루어 지는지 확인. Handler 를 통하여 확인하며 Good or Reject 으로 분류 하여 준다. 약 10k/hour로 가능하다.

*상업용 25~80℃, 산업용 25~125℃, 저온 테스트는 -40℃ 까지

 

Tester: Handler 뒷 부분에 부착되어 반도체 칩에 전기적 신호를 주고 난 뒤 그에 맞는 value값을 측정하여, Handler에서 분류를 할 수 있게 도와주는 역할을 한다.

DUT(Device under test) card : Tester 와 반도체 칩의 pin을 연결해주는 매개체로 VDD, VTT 와 GND(접지) power supply를 가지고 있다.

Test socket: 반도체 칩과 DUT card를 연결해주는 매개체로 Pogo는 메탈로, Rubber type은 고무로 되어 있으며 컨택 수준이 pogo보다 낮아 상황에 맞게 사용하여야 한다.

MARK: test 공정 이후에도 Mark를 진행하며 Packaging 공정에서 진행한 마킹에 추가하는 마킹을 한다. DATECODE와 Part Number 등을 마킹한다

*DATECODE : 년도와 주차를 기록(Ex : 1602=2016년도 2주차), Part Number : 디바이스 특성

Scan : E/L은 내부를 확인 한 것이고, Scan은 칩의 외부, 물리적 성질을 판단한다. Check marking, Solder ball, coplanarity(공명), PCB status, Die crack

 

Bake: 반도체 내부의 수분을 제거하기 위한 공정으로 일반적으로 125℃에서 진행한다. Floor life를 초기화 할 때 사용한다.

*Floor life : 습도가 있는 지역에서 노출되어 있던 시간

Pack: Moisture sensitive level 을 부착하여 부품의 습도를 관리 할 수 있도록 한다(JEDEC 스펙을 기준)

 

HIC(Humidity indicator card): 습도의 변화를 알 수 있게 하는 카드로 Moisture barrier Bag에 packing 할 때, HIC를 함께 보관하여 습도 변화를 측정한다. 하늘색이 분홍색으로 변화하면 Bake 공정이 필요하다.

 

Pack: Label을 부착하여 반도체 정보를 알 수 있게 해주며 Box, tape, Reel and Tray를 통해 운반하고 보호한다.

 

[Lead Frame package]

1) DIP (Dual inline package)

2) SIP (Single inline package) : power chip에 사용 된다.

3) ZIP : 지그재그 구조로 되어 있는 패키지

4) SOJ(Small j line) : 리드프레임이 j모양

5) LOC (Lead on chip)

 

 

QFP(Quad Flap Package): 작은 사이즈 package 적용에 용이하며 열 방출에 효율적이다. Plastic 재질사용으로 가볍다. 하지만 사이드 쪽만 사용 가능 하기 때문에 가운데 면을 사용하지 못하는 만큼 In, Out put 단자가 적다.

 

1) TQEP(Thin QFP)

2) LQFP: 1.4mm 두께

3) MQFP: 2mm~3.8mm일 경우

 

MLF(Micro lead frame): 구리 재질의 리드프레임을 사용하여 패키지 크기를 칩의 크기에 가깝게 만든 CSP 패키지 솔루션이다. 반도체 산업에서 많이 사용 되는 package기술로 제조공정이 안정적이고 제조방식 또한 안정적이다.

 

BGA: 이차원적 평면에 격자 형식으로 분포된 solder ball을 통하여 칩을 다음 레벨 패키지인 PCB등과 전기적으로 연결하는 것. Peripheral 형태보다 단위 package 면적당 매우 높은 수의 in, out put수를 가진다. 고성능 소자에 적합하다. 열 방출 solder ball을 칩 바로 아래 넣어 열을 방출하기 때문에 열 특성이 좋다.

 

PBGA: BGA에 Plastic 재질을 사용 한다. 리드 프레임 대신 PCB 기판을 사용하여 인덕턴스를 낮추고, 전기적/열 방출 능력과 표면실장성(SMT)을 대폭 향상시켰다. 하지만 Plastic 재질이기 때문에 Popcorn cracking과 같은 이슈가 있다(신뢰성 저하).

 

CGBA: 알루미나 세라믹 기판을 이용하여 습기를 차단하여PBGA와 같이 수분 흡수로 인한 문제점이 적다. 환경적 문제에 안정성과 내성 등에 강하다. 하지만 무게가 무겁고 가격의 단가가 높은 단점이 있다.

CSP(Chip scale package): BGA 패키지가 발전한 패키지로 반도체 칩의 면적보다 약간 큰 패키지(반도체 칩이 전체 패키징중 80% 크기를 가진다). Solder ball과 같은 짧은 리드로 인한 인덕턴스의 감소와 개선된 전기적 성능을 가진다.

*Inductance :회로에 흐르는 전류의 변화에 의해 전자기유도로 생기는 문제

Flip chip: Wafer 에서 bare die 몰딩이 없고 외부에 노출되어 있는 경우, Die가 깨지는 이슈가 생기며 bump쪽 문제는 die를 뜯어내야 확인할 수 있다. 감춰진 연결부 문제는 x-ray장비가 필요한 단점을 가진다. 하지만 사이즈가 감소하고 기능성 증가, 성능의 향상, 신뢰성 과 열특성 향상의 장점이 있다.

Flux Dispensing(Flux 사용) -> Chip placement -> Solder Reflow -> Flux cleaning -> Underfill dispensing -> Underfill Cure 순서로 진행 된다.

 

 

FCCSP(Flip Chip Chip Scale package)

Flip chip process -> Moliding -> laser via -> via filling -> Ball attach

*Via : 두 개의 금속을 사용하는 구조에서 두 금속선을 접속시키는 매개체

 

WLCSP(Wafer level CSP): Wafer -> Dicing -> Packaging 순서가 아닌 Wafer -> Packaging -> Dicing 순서로 패키지 한다. Wafer의 크기가 커지고 반도체 칩 크기가 작아 질수록 더 낮은 제조 비용이 든다. 하지만 Burn in test가 필요하고 패키지의 충격 위험이 있다. 이는 Back side coating으로 완화 할 수 있다.

FOWLP(Pan out WLP): 웨이퍼 위에 일시적인 본드를 하고die를 붙여 molding후 필요 없는 부분을 제거 하는 방식. RDL칩크기를 1/16으로 만들 수 있다.

 

SOC: Chip 자체를 system기능을 할 수 있는 칩. 개발비용이 많이 들고 단가 또한 높다.

 

SIP: 여러 Chip들을 합한 것, SOC보다 짧은 시간 안에 제작 하고 제조단가가 저렴하다. SOC보다 성능은 낮으나 더 높은 성능의 칩을 개발 중이다.

 

COC(Chip on chip): 용량이 더 큰 메모리를 사용하는 것이 기술적으로 가능하나 높은 비용이 요구 된다. SIP의 성능과 비용 문제 해결이 필요하며 복합 DRAM(Merged DRAM) 보다 제조 비용을 크게 절감 할 수 있다.

 

POP

Logic과 Memory를 수직 결합해 패키지화 한 것으로, 보드 공간을 줄이고 핀 카운트를 낮추고, 시스템 통합. 그러나 시스템 통합에 한계가 있어 이중 Package 사용으로 미세한 오차와 불량품 발생 가능성이 있다. Sip 보단 시스템의 유연성과 확장성이 좋다.

TSV

반도체 Chip 적층 시 Chip들을 수직 관통하는 Via hole(미세 홀)을 형성 하여 Chip간의 전기적 신호를 전달하는 패키지 방식. Sip의 장점을 유지하며, SOC 대비 단점인 성능을 향상 시키는 것이 가능하다. Chip 간 interconnection 감소로 High density, Low power, hight speed, Thiner package 구현이 가능하다. 하지만 이종 칩 적층 시 불량 발생 가능성이 높으며 대규모 투자 비용이 필요하고 초기에는 수요의 불확실성이 존재한다.

 

TSV 기술 이용에 따른 효율적인 Wafer 이용

1) 단위 칩 면적 감소 필요 : 웨이퍼에 보다 많은 반도체 칩을 집적하기 위한 기술

2) TSV 기술로 반도체 칩 영역을 최소화 하여 Wafer 내에 가용 칩 개수를 늘릴 수 있다.

3) 이중 소자 끼리 접합이 가능

 

TSV 기술 특징

저전력 + 고성능 +경박단소, TSC는 기존 POP대비 35% 패키지 기를 축소할 수 있고, 전력소모는 POP대비 50%, Bandwidth는 8대 개선 할 수 있다.

*Bandwidth : 대역폭, 이 값이 크다면 같은 속도 대비 더 많은 Data 전송 가능

 

Via First and Via last

1) Via First: TSV 를 반도체 COMS 공정 이전에 형성

a) 폴리 실리콘 등을 전도체로 사용(구리와 같은 금속류 사용 하지 못한다)

b) 낮은 전도도로 제한적 인터커넥션

c) Cell Stack (3D Nand Flash)

CMOS + BEOL -> Vias -> Thinning -> Bonding

 

2) Via last : TSV를 Fab 의 BEOL 공정과 Bonding 이후에 진행하는 방식

a) 후공정 업체들이 웨이퍼를 받아서 TSV Package 구현 가능

b) CIS에 사용하는 방식

c) Dio to Wafer 또는 Wafer to Wafer 방식 (B2F)

*CIS : 이미지 센서

CMOS + BEOL -> Bonding -> Thinning -> Vias

 

*강의 참고 출처 : https://bit.ly/3csWvkR

렛유인 - 이공계취업 1위, NCS 반도체 후공정(Package Test) 핵심이론

[진로 고민 해결하기] https://kmong.com/gig/400649

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